**• 화웨이는 미세공정 한계를 우회하기 위해 두 개의 활성 다이를 수직 적층하는 ‘LogicFolding’ 기술을 양산에 적용, 이를 통해 Kirin 9050 Pro의 유효 트랜지스터 밀도를 이전 세대 대비 53.5% 높임**

• 상단 다이에는 CPU·GPU·NPU 등 고성능 연산 블록을, 하단 다이에는 캐시·I/O 등 열에 덜 민감한 블록을 배치. 구리 대 구리 하이브리드 본딩과 TSV를 통해 연결

• Kirin 9050 Pro는 LogicFolding 구조를 통해 CPU 고성능 코어 전력 효율 41%, NPU 연산 성능 140% 향상을 기록했으며, 데이터 이동 거리가 줄어들어 부품별 소비전력이 크게 감소

• 화웨이는 2027년 차기 칩에서 하이브리드 본딩 피치를 기존 1.5㎛에서 1.0㎛로 줄이고 수직 연결을 1억 개 이상으로 확대할 계획이며, 장기적으로는 3~4단 적층 및 더 촘촘한 피치를 목표로 설정}

**• 밀도 개선 수치나 성능 향상 폭은 화웨이의 자체 발표치이며, 수율, 발열 관리, 원가, 양산 경제성 등은 독립적인 검증이 필요. 투자 관점에서는 제재를 우회하여 다이 분할과 3D 적층으로 나아가는 방향성이 뚜렷해졌다는 점이 특징**

[https://www.digitimes.com/news/a20261014VL205/huawei-kirin-3d-transistor-2027.html?chid=10](https://www.digitimes.com/news/a20261014VL205/huawei-kirin-3d-transistor-2027.html?chid=10) (DigiTimes)