인텔, 인터포저 없는 EMIB 기술로 웨이퍼 활용률 90% 이상 달성… 차세대 AI 칩에는 70개 이상의 브리지 탑재 전망

 핵심적 본문 요약
TSMC의 CoWoS 생산 능력 부족이 심화되면서 인텔은 EMIB와 EMIB-T를 대안으로 제시하고 있다. 인텔의 이규오 디렉터는 EMIB가 국소 실리콘 브리지를 사용해 웨이퍼 활용률을 90% 이상으로 끌어올린다고 밝혔다. 이는 인터포저 기반 설계의 약 60%보다 높은 수치이다. 구글 TPU v9 일부 라인업과 아마존 맞춤형 AI 칩에 EMIB-T 적용 가능성이 거론된다. 2026년 상용화 AI 칩 패키지는 120 곱하기 120밀리미터에 12개 HBM 스택과 20개 이상의 브리지를 통합할 전망이다. 향후 240 곱하기 240밀리미터 패키지에 32개 이상 HBM 스택과 70개가 넘는 EMIB 브리지가 구상된다. UMC는 대만과 싱가포르 공장에서 EMIB 실리콘 브리지를 제조한다. TSMC CoWoS-L은 2026년 5.5배 레티클 패키지를 지원할 예정이다.
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(In)sight
AI 칩 패키지 대형화로 인터포저 기반 CoWoS의 원가 부담이 커지는 가운데, 국소 브리지 방식 EMIB의 웨이퍼 활용률 우위가 부각된다. 가설은 인텔 파운드리가 패키징에서 수율과 원가 경쟁력을 확보해 고객 채택을 늘린다는 것이다. 다만 구글과 아마존의 채택은 아직 실적이 아닌 기대감 성격이 강해, 실제 양산 검증 전까지 밸류에이션 할증은 제한적일 수 있다. 관건은 120 곱하기 180밀리미터급 다중 브리지 패키지의 수율 안정화 시점이며, 이 지표가 인텔 파운드리 사업의 영업레버리지를 가를 변수이다.

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