1) 4F² 란 무엇인가? 디램은 소스~게이트~드레인, 트랜지스터로 이루어 집니다.

1) 4F² 란 무엇인가?

디램은 소스~게이트~드레인, 트랜지스터로 이루어 집니다.
이를 평면에 배치하면 위 두번째 그림과 같은데, 너무 촘촘히 배열하면 간섭이 생기므로 어느정도 간격을 벌려서 배치하면 8F² 입니다.
이때 F 는 배선 폭을 말합니다. 즉 셀 1개가 배선폭 기준 몇 배의 면적인지 말하는 것입니다.

여백을 줄이고 보다 촘촘하게 배열하기 위해 셀들을 배선과 대각선으로 기울여 배치하면 셀 하나의 면적이 배선의 6배를 차지하게 되는데, 이것이 현재 우리가 사용중인 6F² 구조입니다.

더욱 밀집도를 높이기 위해 소스~게이트~드레인을 평면이 아니라 수직으로 쌓으면 어떨까? 하는 방법이 수직게이트 이고, 이렇게 배열하면 평면상 셀 1개의 면적은 4F² 로, 이론적으로 셀 크기를 33% 더 줄일수 있습니다.

2) CXMT는 왜 갑자기 4F² 를 들고 왔나?

현재 CXMT의 주력 제품은 그들이 말하는 4세대(G4) 이고 제품 스펙은 아래와 같습니다.

CXMT G4 DDR5
다이 면적 : 67mm²
밀도 : 0.239Gb/mm²

이는 삼성전자의 1y~1z 사이쯤 됩니다.

삼성전자
1y : 73.58mm², 0.217Gb/mm²
1z : 61.20mm², 0.261Gb/mm²

또한 CXMT는 G5 공정을 이제 막 양산에 들어간다고 발표했는데, 자세한 스펙은 알려지지 않았지만, G4 대비 생산성이 50% 향상된다고 말했습니다.

삼성전자, 하이닉스의 경우 통상 한 세대가 전진할 때마다 생산성은 20~30% 늘어납니다. (참고: 하이닉스 뉴스룸 1c 보도자료, 생산성 30% 향상)
따라서 1z, 1a, 1b, 1c 까지 4단계를 거쳐오며 각각 평균 25%씩 생산성이 늘어났다고 생각할수 있습니다.
(1y 생산성을 100 이라고 했을 때 1c의 생산성은 244 라는 뜻)

CXMT는 쿼드러플 패터닝을 통해서 G5를 한다고 했는데, 대략 1a 수준으로 추정됩니다. 그런데 EUV 장비수출 규제로 인해 더 이상 미세화가 힘들기 때문에 여기서 집적도를 더 올리기 위해 현재 F 수준에서 수직게이트 적용을 들고 나온 것으로 보입니다.

이는 장비 수출 규제를 피해서 집적도를 올리는 방법이기도 하지만, 한편으로는 그만큼 장비의 제약이 있다라는 뜻으로도 보입니다.

3) 어느 정도 위협일까?

CXMT의 발표는 정확한 스펙이나 양신 시기에 대한 언급이 없는 기술 로드맵 발표입니다. (참고로 삼성전자, 하이닉스도 진즉에 관련 기술에 대한 발표는 있었습니다).

만약 G5 기반으로 수직게이트 4F² 셀 구조를 성공적으로 달성할 경우 생산성은 다시 33% 늘어납니다. 그러면 G4 대비 각각 50%, 33% 늘어나므로 최총 생산성은 199가 됩니다.
이는 우리나라 기업의 1c 보다는 낮고, 1b 와 비슷합니다.

그런데 수직게이트는 기술적 어려움이 많습니다. 성공적인 수율을 가정했시만 수율 확보에 상당한 어려움이 있기 때문에 단순 계산한 것보다는 생산성 증가 정도는 낮을 것입니다.
우리나라 기업들도 이때문에 여전히 EUV를 통한 미세화가 더 경제성이 있다고 판단하고 4F² 적용을 미루는 것일수도 있습니다.

4) 결론
CXMT 4F² 구조는 1c 보다 집적도는 낮고, 수율이 잘 나온다고 가정시 1b 와 비슷할것 같음.
따라서 우리나라 기업들이 추격당했다고 볼 수는 없고, 여전히 우리나라 기업들의 원가 우위가 있을 것으로 봄.

다만 비트 출하량이 늘어날수 있으므로 레거시 메모리의 가격은 좀 하락할 수도 있음
(그런데 일반 서버향 메모리도 공급부족 상태인데, 삼하마 레거시 증설 없는 상황에서 CXMT 혼자 조금 증산한다고 공급부족이 해소될 수 있을까? 중국 내 자체 소비 물량 대기도 벅차다고 생각함)