노무라; CXMT의 최근 4F² 진전이 갖는 시사점 무슨 일이 있었나? 10월 10일 상하이에서 열린 제4회 집적칩 및 칩렛 컨퍼런스에서 창신메모리테크놀로지(CXMT; 688825

노무라; CXMT의 최근 4F² 진전이 갖는 시사점


무슨 일이 있었나?
10월 10일 상하이에서 열린 제4회 집적칩 및 칩렛 컨퍼런스에서 창신메모리테크놀로지(CXMT; 688825 CH, 매수)의 차오칸위 총재가 차세대 DRAM 셀 아키텍처(4F²)의 진전 상황을 공개했으며, 연말까지 4F² 아키텍처와 웨이퍼 레벨 하이브리드 본딩을 적용한 DDR5 RDIMM을 출시할 것으로 예상한다고 밝혔습니다(뉴스). 핵심은 VSG(Vertical Surrounded Gate) 트랜지스터로, 채널이 수직으로 형성되고 게이트가 이를 감싸는 구조이며, 이를 통해 게이트 제어를 개선하고 누설 전류 및 단채널 효과를 완화하는 동시에 각 셀의 평면 면적을 축소합니다.

1T1C 셀에서 F는 최소 선폭이므로, 업계 표준인 6F²에서 보다 진보된 4F² 아키텍처로 전환하면 셀 면적이 약 33% 줄어들고 단위 면적당 약 50% 더 많은 셀을 집적할 수 있습니다. 또한 어레이를 주변 CMOS와 분리하여 별도의 본딩 웨이퍼에 배치한 뒤, 웨이퍼 간 하이브리드 본딩으로 통합합니다. 그러나 실제로는 웨이퍼당 셀 증가분이 50%보다는 낮지만 1세대 기술 전환(약 30%)보다는 높을 것으로 보며, 저희는 이를 약 40%로 추정합니다. 그 근거는 다음과 같습니다. (1) CMOS를 다른 웨이퍼로 옮기는 것과 함께 6F²에서 4F²로 전환하면 셀 웨이퍼에서 웨이퍼당 셀이 약 150% 증가합니다. (2) 그러나 CMOS 주변회로를 위한 추가 웨이퍼와 전용 생산라인이 필요하므로 생산능력이 축소됩니다(셀 웨이퍼용 생산능력은 줄어들지만, CMOS는 덜 첨단의 공정 노드를 필요로 하므로 CMOS 생산능력은 증가합니다. 이를 모두 감안하면 저희 추정으로 약 30%의 생산능력 축소가 발생합니다). (3) 셀 재설계로 인해 수율이 하락합니다(저희 추정으로 두 웨이퍼 결합 수율 약 80%). (4) 첨단 리소그래피 장비가 부족하여 미세화 역량이 제한적입니다. 아울러 올해 말까지는 샘플링 또는 실험용 제품에 그칠 가능성이 매우 높으며, 2027~2028년(전망)까지는 양산이 이루어지지 않을 것입니다.

https://x.com/intelfabs/status/2110734085677347301?s=20